Développement et maintenance de briques logicielles et matérielles pour calcul embarqué et simulation

Domaines techniques et technologies attendus

• Langages/standards : VHDL, Verilog, SystemVerilog, SystemC.
• Outils et flows : outils CADENCE/SYNOPSYS/Mentor, design‑kits CMOS, flots de synthèse et P&R.
• Compétences : environnement de vérification (testbench, coverage), expérience FPGA (Xilinx, Altera), microcontrôleurs (Cortex, RISC‑V), bench‑testing et caractérisation d'ASIC.

Prestations typiques

• Conception RTL, intégration de contrôleurs/PHY dans un top SoC synthétisable, écriture et intégration des tests d'intégration dans la suite de non‑régression.
• Mise en place d'un environnement de vérification standalone avec couverture élevée ; amélioration et rapport de couverture.
• Tests de performance, robustesse, sûreté de fonctionnement, benchmarking et caractérisation en laboratoire.
• Développement de démonstrations applicatives sur FPGA/MPSOC incluant capteurs, afficheurs et accélérateurs.

Cas concret (CDC Design HW - tranche ferme)

• Série de tâches (prise en main du contrôleur, intégration au top SoC, écriture et extension des tests d'intégration, documentation du testchip, préparation des validations et transfert open‑source) à réaliser dans un délai défini (durée maximale 6 mois pour la tranche ferme décrite).
• Livrables attendus : code RTL, testbench, top RTL mis à jour, code de tests d'intégration, rapports de couverture, documentation d'architecture et plan de vérification.

Contraintes pratiques et de qualité

• Utilisation obligatoire des design‑kits et flows fournis ; respect des contraintes de synthétisabilité et des formats de livrables prescrits.
• Livraison de versions provisoires pour observations puis finalisation après intégration des retours ; PV d'acceptation contradictoire pour validation.
• Mise en place d'un environnement de vérification standalone avec objective de couverture élevée et documentation structurée du code.